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Dual RF LDMOS Bias Controllers
with I 2 C/SPI Interface
SDA
t F
t LOW
t R
t SU;DAT
t F
t HD;STA
t SP
t r
t BUF
SCL
S
t HD;STA
t HD;DAT
t HIGH
t SU;STA
S r
t SU;STO
P
S
Figure 1. I 2 C Slow-/Fast-Mode Timing Diagram
Sr
SDA
t FDA
t RDA
Sr P
t SU;STA
t HD;STA
t HD;DAT
t SU;STO
t SU;DAT
SCL
t RCL1
t HIGH
t FCL
t LOW
t RCL
t LOW
t HIGH
t RCL1
Figure 2. I 2 C High-Speed-Mode Timing Diagram
t CSW
CSB
t CSS
t CL
t CH
t CP
t CSH
t CSS
SCL
t DH
t DS
DIN
D23
D22
D1
D0
t DV
DOUT
Figure 3. SPI Timing Diagram
D1
t DO
D0
t TR
10
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